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問題描述：太近了等長不好做

回答(1).1、高速信號線會帶來傳輸線效應(yīng)： •反射信號Reflected signals •延時和時序錯誤Delay & Timing errors •多次跨越邏輯電平門限錯誤False Switching •過沖與下沖Overshoot/Undershoot •串?dāng)_Induced Noise (or crosstalk) •電磁輻射EMI radiation 2、避免傳輸線效應(yīng)的方法： 針對上述傳輸線問題所引入的影響，我們從以下幾方面談?wù)効刂七@些影響的方法。 1） 嚴格控制關(guān)鍵網(wǎng)線的走線長度 如果設(shè)計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應(yīng)的問題�，F(xiàn)在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則：如果采用CMOS或TTL電路進行設(shè)計，工作頻率小于10MHz，布線長度應(yīng)不大于7英寸。工作頻率在50MHz布線長度應(yīng)不大于1.5英寸。如果工作頻率達到或超過75MHz布線長度應(yīng)在1英寸。對于GaAs芯片最大的布線長度應(yīng)為0.3英寸。如果超過這個標(biāo)準，就存在傳輸線的問題。 2） 合理規(guī)劃走線的拓撲結(jié)構(gòu) 解決傳輸線效應(yīng)的另一個方法是選擇正確的布線路徑和終端拓撲結(jié)構(gòu)。走線的拓撲結(jié)構(gòu)是指一根網(wǎng)線的布線順序及布線結(jié)構(gòu)。當(dāng)使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下，PCB走線采用兩種基本拓撲結(jié)構(gòu)，即菊花鏈(DaisyChain)布線和星形(Star)分布。 對于菊花鏈布線，布線從驅(qū)動端開始，依次到達各接收端。如果使用串聯(lián)電阻來改變信號特性，串聯(lián)電阻的位置應(yīng)該緊靠驅(qū)動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100?通。實際設(shè)計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應(yīng)該是：Stub Delay <= Trt *0.1. 例如，高速TTL電路中的分支端長度應(yīng)小于1.5英寸。這種拓撲結(jié)構(gòu)占用的布線空間較小并可用單一電阻匹配終結(jié)。但是這種走線結(jié)構(gòu)使得在不同的信號接收端信號的接收是不同步的。 星形拓撲結(jié)構(gòu)可以有效的避免時鐘信號的不同步問題，但在密度很高的PCB板上手工完成布線十分困難。采用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應(yīng)和連線的特征阻抗相匹配。這可通過手工計算，也可通過CAD工具計算出特征阻抗值和終端匹配電阻值。 在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復(fù)雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用于信號工作比較穩(wěn)定的情況。這種方式最適合于對時鐘線信號進行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。 串聯(lián)電阻匹配終端不會產(chǎn)生額外的功率消耗，但會減慢信號的傳輸。這種方式用于時間延遲影響不大的總線驅(qū)動電路。串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數(shù)量和連線密度。 最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點是不會拉低信號，并且可以很好的避免噪聲。典型的用于TTL輸入信號(ACT, HCT,FAST)。 此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。 垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電......

回答(2).走線別太長，盡量兩個芯片等距，就沒事。

回答(3).一位同事講：但是有一個比較值，就是CLK的長度要大于address，address要大于data（may be wrong）。 同組間相等。組間的差別不能大于10mm。 有網(wǎng)友表示，DDR數(shù)據(jù)線用DQS來鎖存，因此要保持等長。地址、控制線用時鐘來鎖存，因此需要和時鐘保持一定的等長關(guān)系，一般等長就沒有什么問題。阻抗方面，一般來說DDR需要60歐姆，DDR2需要50歐姆，走線不要打過孔，避免阻抗不連續(xù)。串?dāng)_方面，只要拉開線距，一層信號一層地，就不會出問題。也有網(wǎng)友表示他們模擬DDR2的結(jié)果：時鐘對線長誤差小于0.5mm；最大長度小于57mm；時鐘線與相對地址線的長度差小于10mm。 李寶龍表示，無論是PCB上使用芯片還是采用DIMM條，DDR和DDRx(包括DDR2，DDR4等)相對與傳統(tǒng)的同步SDRAM的讀寫，主要困難有三點：第一，時序。由于DDR采用雙沿觸發(fā)，和一般的時鐘單沿觸發(fā)的同步電路相比，在時序計算上有很大不同。DDR之所以能實現(xiàn)雙邊沿觸發(fā)，其實是在芯片內(nèi)部做了時鐘的倍頻，對外看起來，數(shù)據(jù)地址速率和時鐘一樣。為了保證能夠被判決一組信號較小的相差skew，DDR對數(shù)據(jù)DQ信號使用分組同步觸發(fā)DQS信號，所以 DDR上要求時序同步的是DQ和DQS之間，而不是一般數(shù)據(jù)和時鐘之間。另外，一般信號在測試最大和最小飛行時間Tflight時，使用的是信號沿通過測試電平Vmeas與低判決門限Vinl和和高門限Vinh之間來計算，為保證足夠的setup time和hold time，控制飛行時間，對信號本身沿速度不作考慮。而DDR由于電平低，只取一個中間電平Vref做測試電平，在計算setup time和hold time時，還要考量信號變化沿速率slew rate，在計算setup time和hold time時要加上額外的slew rate的補償。這個補償值，在DDR專門的規(guī)范或者芯片資料中都有介紹。第二，匹配。DRR采用SSTL電平，這個特殊buffer要求外接電路提供上拉，值為30～50ohm，電平VTT為高電平一半。這個上拉會提供buffer工作的直流電流，所以電流很大。此外，為了抑制反射，還需要傳輸線阻抗匹配，串連電阻匹配。這樣的結(jié)果就是，在DDR的數(shù)據(jù)信號上，兩端各有10～22ohm的串連電阻，靠近DDR端一個上拉；地址信號上，發(fā)射端一個串連電阻，靠近DDR端一個上拉。第三，電源完整性。DDR由于電平擺幅小(如SSTL2為2.5V，SSTL1為1.8V)，對參考電壓穩(wěn)定度要求很高，特別是Vref和VTT，提供DDR時鐘的芯片內(nèi)部也常常使用模擬鎖相環(huán)，對參考電源要求很高；由于VTT提供大電流，要求電源阻抗足夠低，電源引線電感足夠�。淮送�，DDR同步工作的信號多，速度快，同步開關(guān)噪聲比較嚴重，合理的電源分配和良好的去耦電路十分必要。 1.CLK等長長度為X，最長的和最短的相差不超過25mils 2.DQS長度為Y，和CLK比對，Y要在[X-1000,X+1000mils]這個區(qū)間 3.DM、DATA長度為Z，和各組的DQS比對，Z要在[Y-25,Y+25mils]區(qū)間里面 4.A/C信號（control & command信號）長度為K，和CLK比對，K要在[X-1500,X+2000mils]范圍內(nèi) 5.阻抗控制：DQ DQS DM CONTROL COMMAND CLK阻抗為55ohm±15?（47--63ohm） 1.走線分組 ARM系統(tǒng)中內(nèi)存一般為32位或者16位，通常使用一片或者兩片內(nèi)存芯片組成�？梢�......

回答(4).最好的辦法： 正反面對貼，每面4個 把PCB層數(shù)增加，并打盲孔 加工PCB的時候找個水平高點的廠家。

回答(5).對于DDR3的布局我們首先需要確認芯片是否支持FLY-BY走線拓撲結(jié)構(gòu)，來確定我們是使用T拓撲結(jié)構(gòu)還是FLY-BY拓撲結(jié)構(gòu).。 常規(guī)我們DDR3的布局滿足以下基本設(shè)計要求即可： 1.考慮BGA可維修性：BGA周邊器件5MM禁布，最小3MM。 2.DFM 可靠性：按照相關(guān)的工藝要求，布局時器件與器件間滿足DFM的間距要求；且考慮元件擺放的美觀性。 3.絕對等長是否滿足要求，相對長度是否容易實現(xiàn)：布局時需要確認長度限制，及時序要求，留有足夠的繞等長空間。 4.濾波電容、上拉電阻的位置等：濾波電容靠近各個PIN放置，儲能電容均勻放置在芯片周邊（在電源平面路徑上）；上拉電阻按要求放置(布線長度小于500mil）。 注意：如有提供DEMO板或是芯片手冊，請按照DEMO板或是芯片手冊的要求來做。 這篇文章詳細講解了DDR3布局的規(guī)則及注意事項。

回答(6).這個我有不少。 可以給你一些。 但是如果你完全沒有畫過這方面的板子經(jīng)驗的話。參考也是非常難設(shè)計。設(shè)計出來也不一定能用的。

回答(7).用T字形走法，差分線走到這兩個引腳中間位置的時候，分成兩根單獨的線分辨走到兩個引腳上