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回答(1).今天，剛裝完，裝了兩次．現(xiàn)在　16.3　跟 16.6 都能用． 看你情況，應(yīng)該是破解沒成功． 我是看著這個(gè)一步一步來的，沒問題．

回答(2).加room屬性有兩種方法，一種是在PCB中設(shè)置，一種是在原理圖中。 1，在PCB中。導(dǎo)入網(wǎng)表后，在allegro頁面中，選擇edit---properties編輯屬性，在右側(cè)的find選項(xiàng)欄下方find by name上選symbol(or pin)，點(diǎn)擊more，然后選中自己想要編輯的對(duì)象，點(diǎn)apply，在左側(cè)彈出的下拉列表中，選room，給它命名，apply。。然后在allegro中，畫出room區(qū)域，setup ---outline---room outline,加進(jìn)去后，在place--quick place,選place by room ,再place即可~ 2，在原理圖中。選中功能電路的所有模塊，然后編輯屬性。在上面的filter by選項(xiàng)中，選擇cadence allegro，下面是選parts，然后找到room，給它取名賦值。然后上面的filter by返回到current properties，就能看到room屬性了。然后重新生成網(wǎng)表�；豍CB中，重新導(dǎo)入網(wǎng)表。再畫出room區(qū)域，setup ---outline---room outline,在place--quick place,選place by room ,再place即可~ 這個(gè)主要是比較細(xì)化時(shí)用的，我個(gè)人還是覺得全部都擺進(jìn)來比較好，然后在move命令激活的情況下，在右下角輸入名字來尋找元件，即可放置。 若覺得元件放完后線太多，可在display中選blank rats---all即可將它們都隱藏。

回答(3).容易啊！首先，你的原理圖一定要沒有錯(cuò)誤，元件的封裝都齊了，網(wǎng)絡(luò)檢查的時(shí)候沒有出現(xiàn)錯(cuò)誤提示的警告。之后再PCB Editor 里面創(chuàng)建好一個(gè)板子（new bang）,之后file>import>logic,在彈出的界面中，把design entry CIS 選了，底下的impory 地址選上你的網(wǎng)絡(luò)表的路徑，其他可以不變了，確定后如果沒有出現(xiàn)警告的話就是可以的。

回答(4).沒有破解成功引起的。 我也裝過cadence軟件，也是按照步驟做的，也沒有成功。 后來將其卸載后，重新平心靜氣的按照步驟一步一步的安裝一次后就可以正常使用了，就算那個(gè)步驟自己知道也要按照說明去做。 如果這樣做完以后還是有錯(cuò)誤，建議重新下個(gè)版本吧。

回答(5).重新破解一下，可能是破解的問題，不行的話最好重裝，省時(shí)間

回答(6).說法發(fā)貨爽膚水

回答(7).選擇你需要的工程文件下的DSN文件，在TOOLS里選擇CREATE NETLIST，建立網(wǎng)絡(luò)表；如果直接要連接到PCB ，在輸出網(wǎng)絡(luò)表選項(xiàng)里選擇輸出PCB文件名，這樣原理圖就導(dǎo)到PCB里了。